Dalam komputasi, DDR4 SDRAM, singkatan untuk data rate ganda generasi keempat sinkron dinamis random-access memory, adalah jenis SDRAM (SDRAM) dengan bandwidth tinggi ("double data rate") antarmuka. Dirilis ke pasar pada tahun 2014, itu adalah salah satu varian terbaru dari dynamic random access memory (DRAM), beberapa di antaranya telah digunakan sejak awal 1970-an, dan pengganti-kecepatan yang lebih tinggi dengan teknologi DDR2 dan DDR3. Hal ini tidak kompatibel dengan jenis sebelumnya random access memory (RAM) karena tegangan sinyal yang berbeda, antarmuka fisik dan faktor lainnya.
DDR4 SDRAM dirilis ke pasar umum di Q2 2014 dengan fokus pada memori ECC, dan peluncuran diantisipasi untuk modul non-ECC di Q3 2014.
Chip baru akan menggunakan 1,2 V pasokan dengan 2,5 V pasokan tambahan untuk meningkatkan wordline disebut VPP, dibandingkan standar 1,5 V chip DDR3, dengan varian tegangan rendah di 1,05 V muncul pada tahun 2013. DDR4 diharapkan akan diperkenalkan pada kecepatan transfer dari 2.133 MT / s, diperkirakan naik menjadi potensi 4.266 MT / s pada tahun 2013. transfer rate minimal 2133 MT / s dikatakan karena kemajuan yang dibuat dalam kecepatan DDR3 yang, karena kemungkinan untuk mencapai 2133 MT / s, meninggalkan keuntungan komersial sedikit menentukan DDR4 bawah kecepatan ini. Techgage ditafsirkan Januari 2011 sampel rekayasa Samsung sebagai memiliki CAS latency 13 siklus clock, digambarkan sebagai sebanding dengan pindah dari DDR2 ke DDR3.
Bank internal meningkat menjadi 16 (4 Bank pilih bit), sampai dengan 8 peringkat per DIMM.
Perubahan protokol meliputi:
- Paritas pada perintah / alamat bus
- Data bus inversi (seperti GDDR4)
- CRC pada data bus
- Pemrograman Independen DRAM individu pada DIMM, untuk memungkinkan kontrol yang lebih baik dari pemutusan on-die.
Peningkatan kepadatan memori diantisipasi, mungkin menggunakan TSV ("melalui-silicon via") atau proses 3D lainnya susun. The DDR4 Spesifikasi akan mencakup standar 3D susun "dari awal" menurut JEDEC, dengan ketentuan untuk hingga 8 meninggal ditumpuk. X-bit Labs meramalkan bahwa "akibatnya chip memori DDR4 dengan kepadatan yang sangat tinggi akan menjadi relatif murah". Prefetch tetap di 8N dengan kelompok bank, termasuk penggunaan dua atau empat kelompok bank dipilih.
Bank memori Switched juga merupakan pilihan yang diantisipasi untuk server.
Pada tahun 2008, kekhawatiran dibesarkan dalam buku Wafer Level 3-D IC Teknologi Proses yang non-skala elemen analog seperti pompa biaya dan regulator tegangan, dan sirkuit tambahan "telah memungkinkan peningkatan yang signifikan dalam bandwidth tetapi mereka mengkonsumsi daerah mati jauh lebih". Contohnya termasuk CRC error-detection, on-die terminasi, hardware meledak, pipa diprogram, impedansi rendah, dan meningkatkan kebutuhan untuk ampli akal (dikaitkan dengan penurunan bit per bitline karena tegangan rendah). Para penulis mencatat bahwa sebagai akibatnya, jumlah mati yang digunakan untuk array memori itu sendiri telah menurun dari waktu ke waktu 70-78% dengan SDRAM dan DDR1, 47% untuk DDR2, 38% untuk DDR3 dan berpotensi kurang dari 30% untuk DDR4.
Spesifikasi standar yang ditetapkan untuk x4, x8, perangkat memori x16 dengan kapasitas 2, 4, 8, 16Gib.
perintah encoding
Walaupun masih beroperasi di dasarnya dengan cara yang sama, DDR4 membuat satu perubahan besar format perintah yang digunakan oleh generasi SDRAM sebelumnya. Sebuah sinyal perintah baru / ACT rendah untuk menunjukkan mengaktifkan (baris terbuka) perintah.
Perintah mengaktifkan membutuhkan alamat bit lebih dari yang lain (18 baris alamat bit dalam 8 Gib bagian), sehingga standar / RAS, / CAS dan / KAMI sinyal dibagi dengan alamat tinggi-order bit yang tidak digunakan ketika / ACT adalah tinggi. Kombinasi / RAS = L, / CAS = H dan / KAMI = H yang sebelumnya dikodekan perintah mengaktifkan tidak terpakai.
Seperti dalam pengkodean SDRAM sebelumnya, A10 digunakan untuk memilih varian perintah: auto-precharge pada membaca dan menulis perintah, dan satu bank vs semua bank untuk perintah precharge. Hal ini juga memilih dua varian dari perintah kalibrasi ZQ.
Selain itu, A12 digunakan untuk meminta meledak memotong: pemotongan 8 transfer meledak setelah 4 transfer. Meskipun bank masih sibuk dan tidak tersedia untuk perintah lain sampai 8 kali transfer telah berlalu, bank yang berbeda dapat diakses.
Juga, jumlah alamat bank yang telah sangat meningkat. Ada 4 bank yang pilih bit untuk memilih hingga 16 bank dalam setiap DRAM: 2 Bank bit alamat (Ba0, BA1), dan 2 kelompok bank bit (BG0, BG1). Ada pembatasan waktu tambahan ketika mengakses bank dalam kelompok bank yang sama; itu lebih cepat untuk mengakses bank dalam kelompok bank yang berbeda.
Selain itu, ada 3 chip pilih sinyal (C0, C1, C2), yang memungkinkan hingga 8 chip ditumpuk untuk ditempatkan di dalam paket DRAM tunggal. Ini secara efektif bertindak sebagai tiga bank yang pilih bit, sehingga total menjadi 7 (128 bank mungkin).
DDR4 command encoding| /CS | BGn, BAn | /ACT | A17 | A16
/RAS | A15
/CAS | A14
/WE | A13 | A12 | A11 | A10 | A9–0 | Command |
|---|
| H | — x — | Deselect (No operation) |
| L | bank | L | Row address | Active (activate): open a row |
| L | x | H | x | H | H | H | — x — | No operation |
| L | x | H | x | H | H | L | x | long | x | ZQ Calibration |
| L | bank | H | x | H | L | H | x | BC | x | AP | Column | Read (BC=burst chop) |
| L | bank | H | x | H | L | L | x | BC | x | AP | Column | Write (AP=auto-precharge) |
| L | x | H | x | L | H | H | — x — | (Unassigned, reserved) |
| L | x | H | x | L | H | L | x | H | x | Precharge all banks |
| L | bank | H | x | L | H | L | x | L | x | Precharge one bank |
| L | x | H | x | L | L | H | — x — | Refresh |
| L | register | H | 0 | L | L | L | 0 | data | Mode register set (MR0–MR6) |
Catatan: x bit "tidak peduli", tetapi harus pada tingkat tegangan yang valid, baik 0 1 atau.
Kecepatan transfer standar adalah 1600, 1866, 2133 dan 2400 MT / s. (12/15, 14/15, 16/15 dan 18/15 GHz kecepatan clock, double data rate.) 2666 dan 3200 MT / s (20/15 dan 24/15 kecepatan clock GHz) yang disediakan untuk, tapi spesifikasi belum lengkap.
pertimbangan desain
Beberapa poin penting untuk IC dan desain PCB diidentifikasi oleh tim DDR4 di Micron Technology:
Desain IC:
- VrefDQ kalibrasi (DDR4 "mensyaratkan bahwa kalibrasi VrefDQ dilakukan oleh controller");
- Skema pengalamatan baru ("kelompok bank", ACT_n untuk menggantikan RAS #, CAS #, dan KAMI # perintah, PAR dan Alert_n untuk pemeriksaan kesalahan dan DBI_n untuk data bus inversi);
- Baru fitur hemat daya (Low Power Auto Diri Refresh, Suhu Terkendali Refresh, Baik granular Refresh, Data Bus Inversi, dan CMD / ADDT latency).
Papan sirkuit desain:
- Pasokan listrik baru (VDD / VDDQ di 1.2V dan meningkatkan wordline, yang dikenal sebagai VPP, pada 2.5V);
- VrefDQ harus diberikan internal ke DRAM sementara VrefCA dipasok eksternal dari papan;
- Pin DQ mengakhiri tinggi menggunakan pseudo-open-saluran I / O (ini berbeda dari pin CA di DDR3 yang pusat-mengetuk ke VTT).
kemasan modul
Memori DDR4 datang dalam modul DIMM 288-pin, ukurannya sama dengan 240-pin DIMMs DDR3. Pin spasi lebih dekat (0.85 mm bukannya 1.0) agar sesuai dengan jumlah yang meningkat dalam 5 ¼ inci yang sama (133,35 mm) panjang DIMM standar tetapi, tingginya meningkat sedikit (31,25 mm / 1,23 di bukannya 30,35 mm / 1.2 di ) untuk membuat sinyal routing yang lebih mudah, dan ketebalan juga meningkat (1,2 mm dari 1.0) untuk mengakomodasi lapisan sinyal yang lebih.
DDR4 SO-DIMM memiliki 260 pin (bukan DDR3 204 pin), yang juga spasi lebih dekat (0,5 daripada 0,6 mm), dan 2,0 mm lebih lebar (69,6 vs 67,6 mm), tetapi tetap sama 30 mm.
Untuk mikroarsitektur Skylake, Intel juga dirancang paket SO-DIMM bernama UniDIMM, yang dapat diisi dengan baik DDR3 atau DDR4 chip. Pada saat yang sama, kontroler memori terintegrasi (IMC) dari Skylake CPU diumumkan mampu bekerja dengan kedua jenis memori. Tujuan UniDIMMs adalah untuk membantu dalam transisi pasar dari DDR3 ke DDR4, di mana harga dan ketersediaan dapat membuatnya tidak diinginkan untuk beralih jenis RAM. UniDIMMs memiliki dimensi yang sama dan jumlah pin yang biasa DDR4 SO-DIMM, namun kedudukan konektor tepi yang ditempatkan differerently untuk menghindari penggunaan yang tidak disengaja dalam kompatibel DDR4 SO-DIMM socket.
Pada 2014, ada teknologi penerus langsung (yang akan mungkin diberi nama "DDR5 SDRAM") saat ini direncanakan. Beberapa sumber berspekulasi bahwa standar memori masa depan akan menggunakan interface serial, sebagai lawan 288/260-pin antarmuka paralel DDR4 itu, dan menyebutkan Micron Technology Hybrid Memory Cube (HMC) ditumpuk memori sebagai contoh. Perkembangan teknis bus komputer lain berkumpul ke arah mengganti bus paralel dengan bus serial; misalnya, Parallel ATA digantikan dengan Serial ATA, dan PCI berkembang menjadi PCI Express. Secara umum, bus serial lebih mudah untuk meningkatkan dan memiliki lebih sedikit kabel / jejak, membuat papan sirkuit menggunakan mereka lebih mudah untuk merancang.
Pada tahun 2011, JEDEC juga menerbitkan Wide I / O 2 standar; seperti Hybrid Memory Cube, tumpukan beberapa memori mati, tapi apakah itu langsung di atas CPU dan dalam paket yang sama. Tata letak memori ini menyediakan bandwidth yang lebih tinggi dan kinerja daya yang lebih baik daripada DDR4 SDRAM, dan memungkinkan antarmuka yang luas dengan panjang sinyal pendek. Ini terutama bertujuan untuk menggantikan berbagai standar SDRAM DDRx selular yang digunakan dalam perangkat kinerja tinggi tertanam dan mobile, seperti smartphone. Hynix diusulkan serupa Memory Bandwidth Tinggi (HBM), yang diterbitkan sebagai JEDEC JESD235. Kedua Lebar I / O 2 dan HBM menggunakan antarmuka memori paralel yang sangat luas, hingga 512 bit lebar Wide I / O 2 (dibandingkan dengan 64 bit untuk DDR4), berjalan pada frekuensi yang lebih rendah daripada DDR4.
Lebar I / O 2 ditargetkan pada perangkat kompak kinerja tinggi seperti smartphone, di mana ia akan diintegrasikan ke dalam prosesor atau sistem pada chip (SoC) paket. Pada saat yang sama, HBM ditargetkan pada memori grafis dan komputasi umum, sementara HMC menargetkan server high-end dan aplikasi perusahaan.
GDDR5 SGRAM, yang diperkenalkan sebelum DDR4, adalah jenis DDR3 RAM grafis sinkron dan tidak pengganti DDR4.
![Download Bleach Episode Lengkap 1-366 Tamat [Batch] Subtitle Indonesia](https://blogger.googleusercontent.com/img/b/R29vZ2xl/AVvXsEjg7xSKCNNTN5Qt7Di1NNLFxoqX5xxz8RIAMvIokagQibdhLFsoRrLTknwsSfTTZ8LU39Fwpk5I6KiDaE_SoghX3sxRuf_XgqkrP3tVBBVCQ6zneSddsXDQbVA7AcWIgR7FcAIlWtSpouY_/s72-c/awesome-bleach-widescreen-high-definition-wallpaper-download-pictures-free.jpg "Download Bleach Episode Lengkap 1-366 Tamat [Batch] Subtitle Indonesia")
